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おとといは兎をみたの。昨日は鹿。今日はあなた。

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Xiangshan源码浅析

RISC-V基本指令集概述

分支预测算法

xv6内存管理实现解析与COW Fork lab

RISC-V

xv6的Copy-on-Write Fork实验算是从课程开始以来遇到的难度最高的一个实验了，里面有很多的坑，且代码量以及完成的时间都比其他的实验题目显著增加，因此把这个实验的过程记录下来作为参考。

分支预测算法（三）：分支预测并非是已经解决的问题

分支预测算法

论文原文： Lin, C. K., & Tarsa, S. J. (2019). Branch prediction is not a solved problem: Measurements, opportunities, and future directions. arXiv preprint

硬件预取算法（一）：Signature Path Prefetcher

硬件预取算法

本文主要整理了该论文的主要思想，并结合实际的工程硬件实现给出作者的见解：Kim, J., Pugsley, S. H., Gratz, P. V., Reddy, A. N., Wilkerson, C., & Chishti, Z. (2016, October). Path confidence

分支预测算法（二）：Loop Predictor与Statistical Corrector

分支预测算法

上一篇文章中介绍了TAGE预测器的基本结构以及算法，本文将会介绍TAGE的两种主要的变体，或者说是辅助预测器件，即Loop Predictor（“L”）以及Statistical Corrector（“

分支预测算法（一）：TAGE

分支预测算法

引言在高性能的乱序执行处理器当中，为了尽可能的提高处理器的吞吐率，一个准确的分支预测器可以起到至关重要的作用：这是Þ

SonicBoom BTB 概览

RISC-V

SonicBOOM 的 BTB 采用了2级架构，并涵盖了部份间接跳转预测的功能。本文为读者对SonicBOOM的chisel RTL源码阅读整理得到的BTB微架构分析。

SonicBOOM前端微架构概述

RISC-V

本文是基于SonicBOOM官方文档整理的概述性质文章，具体的实现请参考官方代码。Overview下图是SonicBoom微架构的详细block框图：BOOM系列乱序处理器受MIPS R10000以及Alpha 21264微架构的大量启发，如使用同样的统一物理寄存器组设计（显式寄存器重命名，expl

XiangShan FrontEnd源码浅析：ITTAGE & RAS

RISC-V

ITTAGE概述源代码：/xiangshan/frontend/ITTAGE.scalaITTAGE是xiangshan中用于预测间接跳转（jalr）跳转目标地址的预测器。如果是基于函数返回的jalr，xiangshan规定由RAS来进行预测，其他的间接跳转则交由ITTAGE来进行预测。ITTAGE

XiangShan FrontEnd源码浅析：FTB

RISC-V

FTB概述源代码：/xiangshan/frontend/FTB.scala参数FTB的基本参数如下所示： trait FTBParams extends HasXSParameter with HasBPUConst { val numEntries = FtbSize // 2

XiangShan FrontEnd源码浅析：SC

RISC-V

概述源代码：/xiangshan/frontend/SC.scalaSC实现为一个trait（特征），TAGE通过继承这个特征（实现多继承）来启用SC相关的功能。参数// SCNTables = 4// SCNRows = 512// SCCtrBits = 6// SCHistLens = Seq